“Projeto e implementação em VHDL/FPGA de arquitetura para execução de um conjunto reduzido de instruções do microcontrolador zr16s08

UFSC/CTC/PPGEEL, 2018/1

EEL510389 – Sistemas Digitais e Dispositivos Lógicos Reconfiguráveis

Prof. Eduardo Augusto Bezerra

Projetar e modelar a arquitetura descrita no datasheet do microcontrolador zr16s08 desenvolvido pela Santa Maria Design House  (SMDH), considerando as restrições definidas a seguir.

Implementar a arquitetura em VHDL visando síntese em FPGAs. Demonstrar o funcionamento da arquitetura por intermédio da execução de programas desenvolvidos para o zr16s08, compilados, e executados no processador embarcado nas plataformas de desenvolvimento FPGA disponíveis no laboratório.

Dicas e observações:

  • Utilizar como base a arquitetura MIPS multiciclo definida no livro do David A. Patterson e John L. Hennessy, “Computer Organization and Design: The Hardware/Software Interface”.
  • Informações sobre o projeto dos blocos de dados e controle, foram discutidas nas aulas da disciplina, com base nos slides 1 a 29 do capítulo 4 do livro do Patterson.
  • Desenvolver um programa de teste, e executá-lo na arquitetura projetada. Esse programa de teste deve realizar algum processamento útil, sendo necessário consultar previamente o professor da disciplina sobre a validade do algoritmo selecionado.
  • O programa de testes deve ser escrito em assembly, e o código binário para as instruções deverá ser gerado pelo montador do zr16s08.
  • O trabalho é individual.
  • Preparar uma documentação completa descrevendo a arquitetura do sistema, ferramentas utilizadas, e todos os componentes do VHDL. Descrever também o procedimento necessário para o desenvolvimento de programas para o microcontrolador, incluindo detalhes sobre a definição dos conteúdos da memória. A documentação é parte fundamental da avaliação, e deverá ser preparada de forma a possibilitar futuras alterações no projeto.
  • Cronograma de entrega e soluções dos alunos:
    • 16/05 – Projeto da unidade de controle
    • 30/05 – VHDL + testbench dos componentes do datapath
    • 06/06 – VHDL + testbench da unidade de controle
    • 13/06 – VHDL + testbench da integração do datapath com a unidade de controle
    • 20/06 – Demonstração de execução de programas em um kit de desenvolvimento FPGA
    • 27/06 Entrega do relatório técnico / user’s guide / datasheet