Universidade Federal de Pelotas

Instituto de Física e Matemática

Bacharelado em Ciência da Computação

Técnicas Digitais (750053)

Prof. José Luís Güntzel guntzel@ufpel.edu.br – semestre 2005/2

Propostas de Trabalhos Práticos (VHDL + Quartus II)

Todos os trabalhos correspondem a descrever em VHDL, compilar no Quartus II para um dispositivo FPGA da família Stratix, da Altera, e validar o projeto por simulação.

Cada trabalho pode ser escolhido por até dois grupos (não mais).

#	Descrição	Nível	# de alunos
1	Descrever hieraquicamente em VHDL a ULA 1 (descrever um somador completo e depois instanciá-lo), compilar para um dispositivo “Stratix” e simular. Descrever em VHDL a ULA1 usando macrofunctions, compilar para um dispositivo “Stratix” e simular. No relatório, fazer uma comparação entre os resultados obtidos (mostrar uma tabela).	1	2
2	Descrever hieraquicamente em VHDL a ULA 2 (descrever um somador completo mais as portas necessárias para realizar o AND e o XOR bit a bit e depois instanciar tal conjunto), compilar para um dispositivo “Stratix” e simular. Descrever em VHDL a ULA2 usando macrofunctions, compilar para um dispositivo “Stratix” e simular. No relatório, fazer uma comparação entre os resultados obtidos (mostrar uma tabela).	1	2
3	Descrever hieraquicamente em VHDL a ULA 3 (descrever um somador completo e depois instanciá-lo e descrever o deslocador também), compilar para um dispositivo “Stratix” e simular. Descrever em VHDL a ULA3 usando macrofunctions, compilar para um dispositivo “Stratix” e simular (para 8 bits). No relatório, fazer uma comparação entre os resultados obtidos (mostrar uma tabela).	2	3
4	Descrever hieraquicamente em VHDL multiplicador combinacional parametrizável para números binários sem sinal, compilar para um dispositivo “Stratix” e simular (para 8 bits). Descrever um multiplicador parametrizável usando a macrofunction *, compilar para um dispositivo “Stratix” e simular (para 8 bits). No relatório, fazer uma comparação entre os resultados obtidos (mostrar uma tabela).	2	3
5	Descrever hieraquicamente em VHDL multiplicador seqüencial parametrizável para números binários sem sinal, compilar para um dispositivo “Stratix” (para 8 bits) e simular. Descrever um multiplicador parametrizável usando a macrofunction *, compilar para um dispositivo “Stratix” (para 8 bits) e simular. No relatório, fazer uma comparação entre os resultados obtidos (mostrar uma tabela).	3	4
6	Descrever hieraquicamente em VHDL multiplicador pipeline parametrizável para números binários sem sinal, compilar para um dispositivo “Stratix” (para 8 bits) e simular. Descrever um multiplicador parametrizável usando a macrofunction *, compilar para um dispositivo “Stratix” (para 8 bits) e simular. No relatório, fazer uma comparação entre os resultados obtidos (mostrar uma tabela).	3	4
7	Outro (a especificar, segundo interesse do grupo de alunos)	especificar	especificar

Em todos os casos, anotar os dados sobre atraso crítico/freqüência máxima de funcionamento e número de células lógicas utilizadas.

Além do trabalho, escrever um relatório em forma de artigo, seguindo o formato descrito em http://www.ufpel.edu.br/~guntzel/TD/Formato.doc

Um exemplo de relatório está em http://www.ufpel.edu.br/~guntzel/TD/Raiz_Iberchip2005.pdf

ULA1
controle	Operação	Descrição
00	S = A + B	Adição
01	S = A - B	Subtração
10	S = A + 1	Incrementa A
11	S = A - 1	Decrementa A

ULA2
controle	Operação	Descrição
00	S = A + B	Adição
01	S = A - B	Subtração
10	S = A AND B	AND bit a bit entre A e B
11	S = A Å B	XOR bit a bit entre A e B

ULA3
controle	Operação	Descrição
00	S = A + B	Adição
01	S = A - B	Subtração
10	S = A >> 1	Desloca A para a direira um 1 bit
11	S = A	Identidade A

As ULAs devem ser descritas de maneira parametrizável. Porém, na hora de compilar as descrições, considerar tamanho da palavra com 8 bits.